ウエハースケールの超巨大プロセッサを実現した「InFO」技術 - EE Times Japan

Cerebrasのウエハースケールプロセッサ「WSE」に採用

　高性能プロセッサとその関連技術に関する国際学会「Hot Chips」がことし（2021年）8月22日〜24日にオンラインで開催された。「Hot Chips」は高性能プロセッサの最新技術情報を入手できる貴重な機会として知られている。会期は3日間で、初日が「チュートリアル（Tutorials）」と呼ぶ技術講座、2日目と3日目が「カンファレンス（Conference）」と呼ぶ技術講演会となっており、講演会とは別にポスター発表の機会も用意される。オンライン開催となったことしは、あらかじめ録画されたビデオをプログラムに沿って公開する形式となった。参加登録者は開催後も一定の期間は、オンデマンドで講演を聴講できる。

　初日の「チュートリアル（Tutorials）」では、13件の講演が実施された。その中で「先進パッケージング技術」に関する講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」が極めて興味深かった。講演者はTSMCで研究開発担当バイスプレジデント（現在はシステム集積化手法開発担当バイスプレジデント）をつとめるDouglas Yu氏である。

　そこで本講演の概要を第328回から、シリーズでお届けしている。なお講演の内容だけでは説明が不十分なところがあるので、本シリーズでは読者の理解を助けるために、講演の内容を適宜、補足している。あらかじめご了承されたい。

講演「TSMC packaging technologies for chiplets and 3D（チップレットと3次元集積に向けたTSMCのパッケージング技術）」のアウトライン［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　前回から、モバイル向け小型薄型パッケージング技術「InFO（Integrated Fan-Out、インフォ）」を超高性能コンピューティング向けに改良した2種類のパッケージング技術を解説している。1つは、2個の「InFO」構造を積層する「InFO_SoIS（System on Integrated Substrate）」。もう1つは、ウエハーに近い大きなモジュールに数多くのシリコンダイ（あるいはチップ）を横に並べてレイアウトし、「InFO」構造を介してチップ間および入出力端子と接続する「InFO_SoW（System on Wafer）」である。

超高性能コンピューティング向けの「InFO」改良技術。左は超高周波（ミリ波）信号に対応した「InFO_SoIS（System on Integrated Substrate）」の断面構造図。右はウエハー規模のモジュールに数多くのチップを並べた「InFO_SoW（System on Wafer）」の実装例（概念図）［クリックで拡大］ 出所：TSMC（Hot Chips 33の講演「TSMC packaging technologies for chiplets and 3D」のスライドから）

　前回は、ミリ波信号に対応した「InFO_SoIS」の概要を説明した。今回は、ウエハー規模の巨大なパッケージング技術「InFO_SoW」の概要を述べる。「InFO_SoW」技術は、技術開発ベンチャーのCerebras Systemsが開発したウエハースケールの深層学習用プロセッサ「WSE（Wafer Scale Engine）」に採用された（参考記事：「TED、巨大AIチップのCerebrasと代理店契約締結」）。WSEのチップは215mm角と巨大で、直径が300mmのシリコンウエハーに匹敵する。

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